Cours Vhdl

...… D. Le package “IEEE standard logic 1164” ...................................................... 24 26 28 31

VI. Les attributs

A. Présentation des attributs, leurs rôles ........................................................... 32 B. Définition d'un attribut ..............................................................................… 34

VII. Synthèse d'une description VHDL

A. Fonctions combinatoires ...........................................................................… 35 B. Fonctions séquentielles ............................................................................... 36 C. Synthèse d'un diagramme d'états ................................................................. 39

T. BLOTIN

LYCEE PAUL ELUARD 93206 SAINT-DENIS

Langage de description VHDL

I. Le VHDL pour qui, pourquoi , quand, comment ?

A. Le VHDL ! VHDL Ð VHSIC Hardware Description Language

Développé dans les années 80 aux États-Unis, le langage de description VHDL est ensuite devenu une norme IEEE numéro 1076 en 1987. Révisée en 1993 pour supprimer quelques ambiguïtés et améliorer la portabilité du langage, cette norme est vite devenue un standard en matière d'outils de description de fonctions logiques. A ce jour, on utilise le langage VHDL pour : F concevoir des ASIC, F programmer des composants programmables du type PLD, CPLD et FPGA, F concevoir des modèles de simulations numériques ou des bancs de tests.

B. Pourquoi un langage de description ?

L'électronicien a toujours utilisé des outils de description pour représenter des structures logiques ou analogiques. Le schéma structurel que l'on utilise depuis si longtemps et si souvent n'est en fait qu'un outil de description graphique. Aujourd'hui, l'électronique numérique est de plus en plus présente et tend bien souvent à remplacer les structures analogiques utilisées jusqu'à présent. Ainsi, l'ampleur des fonctions numériques à réaliser nous impose l'utilisation d'un autre outil de description. Il est en effet plus aisé de décrire un compteur ou un additionneur 64 bits en utilisant l'outil de description VHDL plutôt qu'un schéma. Le deuxième point fort du VHDL est d'être “un langage de description de haut niveau”. D'autres types de langage de description, comme l'ABEL par exemple, ne possèdent pas cette appellation. En fait, un langage est dit de haut niveau lorsqu'il fait le plus possible abstraction de l'objet auquel ou pour lequel il est écrit. Dans le cas du langage VHDL, il n'est jamais fait référence au composant ou à la structure pour lesquels on l'utilise. Ainsi, il apparaît deux notions très importantes : Ð portabilité des descriptions VHDL, c'est-à-dire, possibilité de cibler une description VHDL dans le composant ou la structure que l'on souhaite en utilisant l'outil que l'on veut (en

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supposant, bien sûr, que la description en question puisse s'intégrer dans le composant choisi et que l'outil utilisé possède une entrée VHDL) ; Ð conception de haut niveau, c'est-à-dire qui ne suit plus la démarche descendante habituelle (du cahier des charges jusqu'à la réalisation et le calcul des structures finales) mais qui se “limite” à une description comportementale directement issue des spécifications techniques du produit que l'on souhaite obtenir.

C. Les limites actuelles

La norme qui définit la syntaxe et les possibilités offertes par le langage de description VHDL est très ouverte. Il est donc possible de créer une description VHDL de systèmes numériques non réalisable, tout au moins, dans l'état actuel des choses. Il est par exemple possible de spécifier les temps de propagations et de transitions des signaux d'une fonction logique, c'està-dire créer une description VHDL du système que l'on souhaite obtenir en imposant des temps précis de propagation et de transition. Or les outils actuels de synthèses logiques sont incapables de réaliser une fonction avec de telles contraintes. Seuls des modèles théoriques de simulations peuvent être créés en utilisant toutes les possibilités du langage. La situation peut donc se résumer de la façon suivante : Création de modèles de simulations : Création d'un circuit intégré :

NORME IEEE VHDL La totalité de la norme peut être utilisée pour réaliser des modèles de simulations.

NORME IEEE VHDL Seule une partie de la norme peut être utilisée pour réaliser des circuits.

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II. Structure d’une description VHDL

A. Entité et architecture

En VHDL, une structure logique est décrite à l'aide d'une entité et d'une architecture de la façon suivante :

STRUCTURE

Entrées

LOGIQUE